解鎖3D堆疊晶片：Cadence Integrity 3D-IC 平台搭配flip-chip封裝與WoW 結構
在科技不斷進步的浪潮下，電子設計領域正面臨越來越複雜的挑戰。在這個動盪的環境中，創意電子憑藉著Cadence Integrity 3D-IC 平台，成功實現了先進 FinFET 製程上的複雜3D堆疊晶片設計，並成功完成了投片。這一創新的設計使用了覆晶接合（flip-chip）封裝的晶圓堆疊（WoW）結構，成功實現了Memory-on-Logic的三維芯片堆疊配置。Cadence Integrity 3D-IC 平台中的Cadence Integrity System Planner和Cadence Innovus設計完美整合，實現了系統的無縫整合，使得在複雜設計中的晶圓對晶圓介面規劃和分層晶片堆疊得以順利實現。
圖片來源：EE|TIMES-Cadence Integrity 3D-IC 平台
這種晶圓堆疊 WoW 設計已成功通過首次矽片驗證，為多晶片堆疊的實現奠定了穩固的基礎。針對 WoW 3D 堆疊應用，Integrity 3D-IC 平台提供了全方位的支持，包括晶片上 (on-chip) 以及晶片外 (off-chip) 的跨晶片時序分析、電網規劃、IR 和熱分析以及無縫接軌的物理驗證。為了確保投片的成功，創意電子特別選用 Integrity 3D-IC 平台，這是為處理跨晶片3D規劃和系統級分析而設計的整合分析工具。在規劃完成後，3D 堆疊晶片在 Innovus 設計實現系統中全面實現設計，通過 Voltus IC 電源完整性解決方案執行 IR 分析，再透過 Integrity 3D-IC 平台進行系統級 LVS 驗證。
圖片來源：Cadence-The Industry’s First Integrated 3D-IC Platform
Cadence 的 Integrity 3D-IC 平台能夠在完整3D堆疊的所有層級上無縫工作，應用先進技術實現了跨晶片的電路分割、時序分析、封裝佈局和分析等自動化技術，尤其在覆晶接合封裝上，實現了複雜的堆疊晶片設計。Cadence 3D-IC 平台解決方案的自動化和優異特性協助處理高複雜度、多晶片的堆疊設計，持續為先進 FinFET 製程提供創新方案。
總括而言，Cadence Integrity 3D-IC 平台的自動化和卓越特性成功為創意電子在先進 FinFET 製程上提供了創新多晶片堆疊設計方案。該平台作為下一代 3D-IC 設計的關鍵推動者，巧妙整合了 3D-IC 設計和分析功能，應對多晶片解決方案的自動化需求，為系統驅動技術的協同和最佳化奠定基石。
參考資料：
1.Cadence Integrity 3D-IC 平台協助實現複雜的 3D 堆疊晶片設計與投片
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